Y: Puerta lógica, CD74HC08E, HC, Quad 5.2mA PDIP 14 pines 2 No
Documentos Técnicos
Especificaciones
Brand
Texas InstrumentsFunción Lógica
AND
Tipo de montaje
Through Hole
Número de Elementos
4
Number of Inputs per Gate
2
Entrada de disparador Schmitt
No
Tipo de Encapsulado
DIP
Conteo de Pines
14
Familia Lógica
HC
Tensión de Alimentación Máxima de Funcionamiento
6.0 V
Corriente Máxima de Salida de Alto Nivel
-5.2mA
Maximum Propagation Delay Time @ Maximum CL
15 ns @ 6 V, 18 ns @ 4.5 V, 90 ns @ 2 V
Tensión de Alimentación de Funcionamiento Mínima
2 V
Corriente Máxima de Salida de Bajo Nivel
5.2mA
Altura
4.57mm
Ancho
6.35mm
Temperatura Mínima de Operación
-55 °C
Dimensiones del Cuerpo
19.3 x 6.35 x 4.57mm
Temperatura de Funcionamiento Máxima
125 °C
Propagation Delay Test Condition
50pF
Longitud
19.3mm
País de Origen
Malaysia
Datos del producto
Puertas lógicas de la familia 74HC, Texas Instruments
Gama de puertas lógicas estándar de la familia 74HC de los CI de lógica CMOS de Texas Instruments La familia 74HC utiliza tecnología CMOS de puerta de silicio para lograr velocidades de funcionamiento similares a las de la familia LSTTL, pero con el bajo consumo de potencia de los circuitos integrados CMOS estándar.
Lógica CMOS de alta velocidad
Tensión de funcionamiento: 2 a 6 V
Compatibilidad: entrada CMOS, salida CMOS
74HC Family
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| Cantidad | Precio Unitario sin IVA | Per Tubo |
|---|---|---|
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| 250 - 350 | € 0,483 | € 12,08 |
| 375 - 475 | € 0,454 | € 11,35 |
| 500 - 600 | € 0,424 | € 10,60 |
| 625+ | € 0,363 | € 9,08 |
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No
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DIP
Conteo de Pines
14
Familia Lógica
HC
Tensión de Alimentación Máxima de Funcionamiento
6.0 V
Corriente Máxima de Salida de Alto Nivel
-5.2mA
Maximum Propagation Delay Time @ Maximum CL
15 ns @ 6 V, 18 ns @ 4.5 V, 90 ns @ 2 V
Tensión de Alimentación de Funcionamiento Mínima
2 V
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5.2mA
Altura
4.57mm
Ancho
6.35mm
Temperatura Mínima de Operación
-55 °C
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125 °C
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50pF
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Gama de puertas lógicas estándar de la familia 74HC de los CI de lógica CMOS de Texas Instruments La familia 74HC utiliza tecnología CMOS de puerta de silicio para lograr velocidades de funcionamiento similares a las de la familia LSTTL, pero con el bajo consumo de potencia de los circuitos integrados CMOS estándar.
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